README.md

@@ -2,8 +2,5 @@
 Этот репозиторий, чтобы изучать книгу
 Проектирование функциональных блоков встраиваемых систем на FPGA
 https://www.techbook.ru/book.php?id_book=1138
-Для этого использую Altera Cyclone IV OMDAZZ (EP4CE6E22C8N),
-а данные отправляю на пины с помощью esphome [can_pcf8574_bridge.yaml](https://giteadocker2.fvds.ru/pavel/fblocks_Soloviev/src/branch/master/esphome/can_pcf8574_bridge.yaml)
-
 
 

chapter1.v

@@ -1,4 +1,4 @@
-//single_port_ram_single_clk_v2
+//single_port_ram_single_clk
 module chapter1
 		#(parameter DATA_WIDTH=8, parameter ADDR_WIDTH=5)
 		(input clk, we,
@@ -13,7 +13,6 @@ module chapter1
 		begin
 				if (we)
 						ram[address] <= data_in; //write
-				else
 				data_out <= ram[address];		 //read
 		end		
 endmodule

fblocks.qsf

@@ -103,5 +103,7 @@ set_instance_assignment -name IO_STANDARD "3.3-V LVTTL" -to data_out[2]
 set_instance_assignment -name IO_STANDARD "3.3-V LVTTL" -to data_out[1]
 set_instance_assignment -name IO_STANDARD "3.3-V LVTTL" -to data_out[0]
 set_global_assignment -name VERILOG_FILE chapter1.v
+set_global_assignment -name VERILOG_FILE blink.v
 set_global_assignment -name SDC_FILE fblocks.sdc
+set_global_assignment -name CDF_FILE output_files/Chain1.cdf
 set_instance_assignment -name PARTITION_HIERARCHY root_partition -to | -section_id Top

output_file.cof

@@ -10,7 +10,7 @@
 		<user_name>Page_0</user_name>
 		<page_flags>1</page_flags>
 		<bit0>
-			<sof_filename>C:/Users/pavel/PycharmProjects/fblocks_Soloviev/output_files/fblocks.sof</sof_filename>
+			<sof_filename>C:/altera/13.1/FPGA/output_files/fblocks.sof</sof_filename>
 		</bit0>
 	</sof_data>
 	<version>5</version>