pavel/Logic2_to_FPGA
1
0
Fork 0
Code Issues Pull Requests Actions Packages Projects Releases Wiki Activity
Конвертирует CSV‑файлы в формате Logic 2 в Verilog ‑ массивы таймингов для воспроизведения цифровых паттернов на ПЛИС
1 Commit 2 Branches 0 Tags 5.6 MiB
Python 55%
Verilog 44.6%
Tcl 0.4%
72ba761443
Go to file
pavel 72ba761443 Initial commit
2026-06-01 04:16:43 +03:00
.gitignore Initial commit 2026-06-01 04:16:43 +03:00
LICENSE Initial commit 2026-06-01 04:16:43 +03:00
README.md Initial commit 2026-06-01 04:16:43 +03:00

README.md

Logic2_to_FPGA

Конвертирует CSV‑файлы в формате Logic 2 в Verilog ‑ массивы таймингов для воспроизведения цифровых паттернов на ПЛИС