pavel/Logic2_to_FPGA
1
0
Fork 0
Code Issues Pull Requests Actions Packages Projects Releases Wiki Activity
Конвертирует CSV‑файлы в формате Logic 2 в Verilog ‑ массивы таймингов для воспроизведения цифровых паттернов на ПЛИС
6 Commits 2 Branches 0 Tags 5.6 MiB
Python 55%
Verilog 44.6%
Tcl 0.4%
514814e555
Go to file
irobo 514814e555 added stp2.stp
2026-06-01 21:50:55 +03:00
.gitignore added files 2026-06-01 06:19:27 +03:00
digital_cut_50.csv added real data 2026-06-01 16:41:22 +03:00
digital.csv added digital.csv 2026-06-01 17:39:57 +03:00
LICENSE Initial commit 2026-06-01 04:16:43 +03:00
Logic2_D7.csv added files 2026-06-01 06:19:27 +03:00
Logic2_to_FPGA.qpf added files 2026-06-01 06:19:27 +03:00
Logic2_to_FPGA.qsf added stp2.stp 2026-06-01 21:50:55 +03:00
omdazz.sdc create_clock -period 20 -name CLK50 [get_ports CLK50] 2026-06-01 06:39:06 +03:00
output_file.cof added stp2.stp 2026-06-01 21:50:55 +03:00
pattern_player.v added files 2026-06-01 06:19:27 +03:00
pattern_rom.v added real data 2026-06-01 16:41:22 +03:00
README.md Initial commit 2026-06-01 04:16:43 +03:00
stp2.stp added stp2.stp 2026-06-01 21:50:55 +03:00
to_FPGA.py added real data 2026-06-01 16:41:22 +03:00
top.v added stp2.stp 2026-06-01 21:50:55 +03:00

README.md

Logic2_to_FPGA

Конвертирует CSV‑файлы в формате Logic 2 в Verilog ‑ массивы таймингов для воспроизведения цифровых паттернов на ПЛИС